信息学院寇煦丰团队在全温区小数级联锁相环电路领域取得进展

随着5G/6G通信和Wi-Fi 6/7等无线通信标准的快速发展，系统对小数锁相环（Fractional-N PLL）的相位噪声、抖动和杂散性能提出了越来越严苛的要求。与此同时，量子计算、低温高性能计算等新兴领域对工作在低温环境（如液氦和液氮温区）下的低抖动时钟源也提出了迫切需求。然而，小数锁相环中Delta-Sigma调制器（DSM）产生的高频量化噪声难以被环路完全抑制，成为制约其性能提升的关键瓶颈。传统解决方案如数字-时间转换器（DTC）或数模转换器（DAC）虽能实现量化噪声抵消，但往往需要复杂的校准和自适应算法，增加了设计难度与功耗开销。

针对上述挑战，上海科技大学信息科学与技术学院寇煦丰教授课题组与复旦大学合作者提出了一种基于采样相位检测器（SPD）旁路技术的相位域过采样噪声与杂散消除方案（P-OSNSC）。该成果以“A -251.4dB FoM Calibration-Free Fractional-N Cascaded PLL with Wideband Oversampling Noise-and-Spur Cancellation”为题，近日发表于集成电路领域国际学术期刊IEEE Journal of Solid-State Circuits（JSSC）。

在小数级联锁相环电路架构方面，直接从第一级分频器输出端提取噪声与杂散信息，通过多相位重定时器实现过采样，并利用XOR型相位探测器和电阻求和网络在相位域完成噪声抵消。这一设计规避了SPD增益误差和带宽限制问题，无需任何校准即可在宽频带内实现稳健的噪声与杂散抑制。第二级压控振荡器（VCO）采用了第四阶LC梯形架构与四次谐波共模串联谐振技术，在4倍振荡频率处形成交流短路路径，有效抑制了四次谐波噪声。该芯片基于28 nm CMOS工艺制造，实测结果表明，液氦温区（4.2K）至室温范围内均保持了低相位噪声，在0.8 V电源电压下仅消耗4.48 mW功耗，实现了127.8 fs的均方根抖动（积分区间10 kHz至100 MHz），对应的优值（FoM）达到-251.4 dB，处于同类工作的先进水平，且无需任何复杂校准。该工作为未来全温区时钟系统的实现提供了可靠的技术路径。

上海科技大学是该工作的第一完成单位，复旦大学为合作单位。上海科技大学信息学院2025届博士毕业生胡勇琦为论文第一作者。上海科技大学信息学院寇煦丰教授和复旦大学许灏教授为论文共同通讯作者。

论文链接：https://ieeexplore.ieee.org/document/11672790

图1 P-OSNSC级联PLL整体架构示意图

图2 P-OSNSC级联PLL芯片照片及测试结果